岗位职责：

1、编写模块设计spec;
2、运用Verilog和Systemverilog语言，完成模块RTL设计、仿真工作;
3、完成RTL代码FPGA原型验证工作;
4、运用相关工具完成RTL代码Linting验证，提高代码质量;
5、配合验证和软件完成相关工作;
6、配合后端完成芯片级相关工作。

任职资格：

1、集成电路类专业，硕士及以上学历；
2、精通verilog或system verilog设计语言；熟悉C或汇编语言；
3、熟悉VCS/NC等仿真工具；
4、了解perl，tcl脚本。

工作地点：济南、北京

简历投递邮箱：scshr@scsemicon.com

联系电话：0531-68628510