系统单芯片（SoC）把更大、更多的系统整合在同一颗晶粒上，而多晶粒（multi-die）整合挑战包括技术不足、主要制程不相容等等。不过，拜低成本多晶粒封装（packaging）、新式高速序列收发器（serial transceiver）、甚至非电连接（non-electrical interconnect）等技术之赐，可望协助多晶粒系统核心分区管理（partitioning）。
Altera网站指出，由于频宽限制、功率预算（power budget）放宽，架构设计人员往往可突破新的效能、效率、以及密度组合。
首先，欲将系统分散至多重晶粒上，得先做好分区管理。子系统之间的连结频宽与延迟性需求，将决定系统的管理选项。因为一些较有效率的连接方式，具备较长的初始延迟、较高的频宽，所以将区块设计得愈能接受延迟作用愈好。
有些应用本身无法接受过长时间延迟，像是控制回圈（control loop）当中若延迟更长，就可能会造成系统从临界阻尼（critically damped）状态变成不稳定，此时只能整合所有区块至回圈当中，或者花更多成本与功耗打造宽式平行化芯片间连接。
然而，在有些系统应用当中延迟性不是问题，反而产能（throughput）才是关键。这类系统一般得执行处理长串资料，像是讯号处理、影像处理等等。这类电脑运算往往可导入管线化架构（pipelined architecture），避免可预测的时间延迟。
在多数管线化架构当中，连接延迟只影响到输入、输出的延时，并不会影响到管线本身的频宽。也有许多情况下，演算法无法被轻易管线化，不过可以拆解为大量线程（thread）。
若有足够线程执行系统，则可透过线程之间的切换，处理极长、甚至无法预测的延迟。而多重线程的硬体支援程度，会限制线程切换作业，这方面在现代CPU核心较为受限，而在GPU上较有发挥空间。
虽然采此法系统延迟可能较长，整体系统产能却会较高，且几乎与内部延迟问题独立开来。简言之，只要愿意增加时间延迟，就打开更多系统分区管理的可能。
除此之外，将芯片间的频宽最大化、延迟最小化的最好方法，就是将芯片之间的距离拉近。因此，愈来愈多厂商重视2.5D或3D封装技术。这些技术传统上不仅成本高且稳定性低，然而，现在多芯片封装技术已达成熟阶段，从高阶军用系统发展至主流、低成本应用。
最常受到讨论的2.5D/3D芯片封装技术是直通矽晶穿孔（TSV）封装技术，TSV透过垂直导通整合晶圆堆叠，达到多芯片间互相连接，以更低成本提高系统整合度，而这仍属于较有技术挑战的高阶封装领域。
目前有二款TSV进入量产阶段，一是台积电的新型制程整合技术CoWoS（Chip-on-Wafer-on-Substrate），另一则是用于DRAM 堆叠的混合存储器立方（Hybrid Memory Cube；HMC）与高频宽存储器（High-Bandwidth Memory；HBM）。
这些TSV制程与设计都极为复杂，并不容易达成，不过回报很高，因为TSV能在堆叠晶粒间植入大量连接，互连频宽高、晶粒间延迟性相对低，比打线技术（wire bonding）有效许多。
亦有设计人员致力找出新式方法，希望既拥有TSV的高密度与低阻抗，又没有TSV的复杂制程与良率问题。
英特尔专业代工（Intel Custom Foundry）研发的互连技术EMIB（embedded multi-die interconnect bridge），与CoWoS一样属于2.5D技术，不采TSV的特殊矽中介层（silicon interposer），而是使用一般封装基层构造作互连架构。
对这些技术而言，设计流程是极为重要的考量。晶粒间连接是系统的一部分，因此晶粒往往不能独立分开设计，而是在设计时就得精准的考量延时性与功率模组，甚至是温控、机械、电磁模组。
由于芯片间连接越少，封装与分析成本就越低，许多厂商也利用高速序列收发器，以很少的打线达到28Gbps这样的超高速资料传输速率。
印刷电路板（PCB）设计公司Speeding Edge创办人Lee Ritchey表示，2016年可能就会出现56Gbps的生产系统，而届时28Gbps就会变得稀松平常。Teraspeed研发顾问Scott McMorrow甚至认为，理论上传统IC封装可达到110Gbps速率。
不过，这些新序列连结得通过距离与电路复杂性的考验，先出现在芯片至模组（chip-to-module）连接，才会出现在电路板、连接器（connector）、背板（backplane）等较复杂的设计当中。
未来也有许多不同的整合可能性，可超越电路版限制，像是利用增层式（build-up）封装技术，在电路版上层添加一层电力或光学连结器，允许高速序列通道 在独立的控制环境内运转。也有人提出Twinax铜缆、光学互连、量子点技术、近场60GHz无线电收发器等解决方案。
无论最佳解决方案为何，芯片间连接与多芯片封装技术显然替SoC分区管理开辟新土，而选择好的分区管理技术，也成为未来设计的关键，不但可达到最佳效能，亦能达到低成本与低功率效果。（出自： Digitimes）
